Local e Horário:
O CADathlon Brasil 2023 ocorrerá no Laboratório de Informática (LAB-2), Bloco de Informática, primeiro
andar, Campus João Pessoa, na Avenida Primeiro de Maio, 720, do Instituto Federal da Paraíba
(https://goo.gl/maps/ozREAMgSSwhNGgwTA), Bairro Jaguaribe em João Pessoa/PB, em sessão única e
contínua, no dia 08 de agosto de 2023.
Horário de início: 9:00
Horário de término: 18:00

Os participantes poderão deixar a sala somente para ir ao sanitário, e mediante a autorização dos membros da
organização do CADathlon.
A organização do CADathlon oferecerá alimentação gratuita aos participantes:

• Das 9h às 11h: coffee-break: frutas da estação (banana e maçã); pães receados (frango com requeijão,
  catupiry e peito de perú com ricota); croquetes (coxinha de frango e folhados de queijo do reino) e bolos
  (chocolate e rolo);
• Às 13h será servido um lunch box: strogonoff de carne com arroz e batata palha, refrigerante, mini
  salada (molho), fruta, um bombom;
• Às 15h30 17h: coffee-break: coffee-break: frutas da estação (banana e maçã); pães receados (frango
  com requeijão, catupiry e peito de perú com ricota); croquetes (coxinha de frango e folhados de queijo
  do reino) e bolos (chocolate e rolo)

Observação: Caso você seja vegetariano ou tenha algum regime alimentar específico (intolerância à
lactose, à farinha de trigo etc), favor comunicar-nos o mais breve possível por email.

Divulgação do Resultado
O resultado será divulgado diretamente para todas as equipes por email, entre o término da sessão do
CADathlon e a manhã do dia 09 de agosto de 2023.

Premiação
A premiação das equipes que conquistarem o primeiro lugar e o segundo lugar ocorrerá no jantar oficial do
Congresso da SBC, na noite do dia 09 de agosto de 2023 (detalhes serão enviados em breve).
As duas equipes vencedoras receberão os tickets para participar do jantar, como parte da premiação.

Regras e Observações Gerais Sobre a Sessão de Competição:

1. Haverá UM computador por equipe, o qual estará offline (sem internet) durante a prova;
2. NÃO será permitido o uso de dispositivos eletrônicos durante a competição, exceto o computador
   fornecido pela organização;
3. Os enunciados dos problemas estarão em pasta específica do computador fornecido;
4. É permitida a consulta a qualquer material físico (livros, artigos, cadernos, documentação etc)
   levados pela dupla. Artigos citados na literatura básica estarão disponíveis no computador fornecido pela
   organização, em pasta específica;
5. Os problemas deverão ser resolvidos usando as linguagens de programação C++ e Python, conforme
   especificado nos respectivos enunciados;
6. Chegue ao local onde será realizado o CADathlon com uma antecedência não inferior a 15 minutos.
   Planeje cuidadosamente seu tempo de deslocamento;
7. A sessão iniciará pontualmente às 9:00, sendo que nos minutos iniciais serão passadas as instruções gerais.

IMPORTANTE: Considerando as regras 2 e 4, vocês devem levar todo material que julgarem necessário para a
resolução dos problemas (os artigos da literatura básica estarão disponíveis offline junto com o código do
problema). Os problemas serão nas linguagens C++ e Python. Para facilitar, preparamos uma lista de algumas
bibliotecas que podem ser utilizadas pelos problemas:

C++: algorithm, array, assert.h, bitset, boost/filesystem.hpp, boost/program_options.hpp, cassert, cctype,
climits, cmath, cstdlib, cstring, exception, fstream, functional, iostream, limits, map, math.h, numeric, ostream,
queue, stack, stdexcept, stdio.h, stdlib.h, string, unordered_map, unordered_set, utility, vector

Python: sys

Temas dos Problemas e Literatura Básica:

Problem #1: Circuit Design & Analysis.
Tema: Static Timing Analsys
Bibliografia:
[1] Andrew B. Kahng, Jens Lienig, Igor L. Markov, Jin Hu, “VLSI Physical Design: From Graph Partitioning
to Timing Closure”. Editora Springer Dordrecht, 1a. Edição – Chapter 8: Timing Closure, 2011.
(https://doi.org/10.1007/978-90-481-9591-6)

Problem #2: Physical Design (& Design for Manufacturability)
Tema: Tap assignment for gated clock network
Bibliografia:
[1] W.-H. Chen, C.-K. Wang, H.-M. Chen, Y.-C. Chou, C.-H. Tsai, “A Comparative Study on Multisource
Clock Network Synthesis”, Proc. SASIMI, pp. 141-145, 2016.

Problem #3: Logic & High-Level Synthesis
Tema: Boolean Function Manipulation by Quantification
Bibliografia: No specific reference is provided

Problem #4: System Design & Analysis
Tema: Regression Set Construction
Bibliografia:
[1] Shady Copty, Shai Fine, Shmuel Ur, Elad Yom-Tov, Avi Ziv, “A probabilistic alternative to regression
suites”, Theoretical Computer Science, Volume 404, Issue 3, 2008, Pages 219-234, ISSN 0304-3975.
(https://doi.org/10.1016/j.tcs.2008.03.020)

Problem #5: Functional Verification & Testing
Tema: Circuit Rank-Ordering for Logic Simulation
Bibliografia:
[1] Digital Logic Testing and Simulation, Miczo A. (2nd edition) – Chapter 2: Simulation

Problem #6: Future technologies (Bio-EDA, Security, AI, etc.)
Tema: NPN boolean function identification
Bibliografia:
[1] M. D. Vieira et al., “Three-Input NPN Class Gate Library for Atomic Silicon Quantum Dots”, in IEEE
Design & Test, vol. 39, no. 6, pp. 147-155, Dec. 2022, doi: 10.1109/MDAT.2022.3189814.